显示接口 HDMI/DP/MIPI 与 FPD-Link/GMSL 设计概要

IBM 推出于 1987 年推出的视频图形阵列（VGA，Video Graphics Array）视频接口，使用 D-Sub‌ 物理连接器，采用模拟 RGBHV 信号（红绿蓝三原色模拟信号 + 水平垂直同步信号）进行传输，且只能传输视频信号（无音频通道）。后续由数字显示工作组（DDWG，Digital Display Working Group）于 1999 年推出的数字视频接口（Digital Visual Interface），开始采用纯数字的 TMDS 最小化传输差分信号技术，避免了数模转换带来的画质损耗。

时至今日，视频接口技术呈现百花齐放的趋势，消费费类电子领域 VGA 和 DVI 两种接口形式已经逐步淘汰，取而代之的是带宽更大且兼顾音视频同步的 HDMI 和 DP 接口技术。而 MIPI 则扎根于手机和嵌入式设备，以较低的功耗和更少的引脚资源占用，完成设备内部短距离的高速视频信号传输。车载场景的 FPD-Link 与 GMSL，则通过内部集成的 SerDes 单元，基于 50Ω 同轴电缆和 100Ω 双绞线，实现了车规级视频信号的长距离稳定传输。本文立足于 HDMI/DP/MIPI 和 FPD-Link/GMSL 等当前应用比较广泛的显示接口技术，从 发展历史、信号定义、物理层协议、PCB 布线约束 四个维度分门别类的进行讨论。

高清多媒体接口 HDMI

高清多媒体接口（HDMI，High-Definition Multimedia Interface） 是一款常用于消费类电子场景的音视频传输接口，能够让 视频信号、音频信号、辅助信号 在一条线缆上进行传输。

HDMI 版本	发布时间	物理层	总带宽	典型分辨率与刷新率
HDMI 1.0	2002 年	TMDS	4.95 Gbps	1080p@60Hz
HDMI 1.4	2009 年	TMDS	10.2 Gbps	4K@30Hz
HDMI 2.0	2013 年	TMDS	18 Gbps	4K@60Hz
HDMI 2.1	2017 年	FRL/TMDS	48 Gbps（FRL）	8K@60Hz、4K@120Hz
HDMI 2.2	2025 年	FRL/TMDS	96 Gbps	16K@60Hz、8K@120Hz、4K@240Hz

注意：上面表格当中的 TMDS 和 FRL 都是 HDMI 的物理层串行编码协议，用于将并行的音视频信号转换为串行差分信号，从而在发送端 Source 和接收端 Sink 之间进行传输。

2002 年 4 月由 日立、松下、飞利浦、索尼、汤姆逊、东芝 等七家消费电子巨头‌联合组建 HDMI 组织，并且制定出了 HDMI 1.0 初代标准。后续的 HDMI 标准由 2011 年成立的‌非盈利行业协会 HDMI 论坛（HDMI Forum）‌制定和维护，该组织目前已经拥有超过 90 家成员企业。HDMI 技术的全球授权、商标管理和合规认证工作，则是由独立的商业化授权管理机构 HDMI LA（HDMI Licensing Administrator）负责，从而保障不同品牌设备之间的兼容性。

对外销售带有 HDMI 接口的产品，并且使用了 HDMI 商标和规范，就必须成为 HDMI LA 机构的采纳者（Adopter），并且缴纳年费和整机单品权利金。年产量大于 1 万台固定年费 1 万美元，年产量小于 1 万台固定年费 5 千美元；每一台产品的单品授权金 不使用 HDMI 商标的情况下为 0.15 美元一台，使用 HDMI 商标则为 0.05 美元一台。

注意：视频传输协议通常会将信号的 接收端 称为 Sink，发送端 称为 Source。

物理层编码 TMDS

最小化传输差分信号（TMDS，Transition-Minimized Differential Signaling）由 3 对差分数据 Lane 和 1 对独立差分时钟 Lane 组成（总共 4 组高速差分信号对），发送端的时钟是一组单独的差分信号，接收端直接采用这个外部时钟信号来采样数据，时钟信号的频率就等于像素点的采样频率。

TMDS 采用的是类 8b/10b 编码（即输入 8bit 信号，输出 10bit 信号），8bit 的原始像素信号，先通过链式异或 XOR、同或 XNOR 来减少电平跳变，再利用全局偏差 Disparity 控制码元翻转，从而实现直流平衡，并在消隐期采用专用的固定码字，最终转换输出为 10bit 的串行信号，这种编码方式的上限传输频率只能达到 HDMI 2.0 版本的 18Gbps。

物理层编码 FRL

固定速率链路（FRL，Fixed Rate Link）将 TMDS 的差分时钟 Lane 复用为了差分数据 Lane（也就是拥有了 4 组差分数据 Lane），发送端时钟信号被嵌入在串行数据流里，接收端再从数据流里采样出时钟信号。

FRL 采用 16b/18b 编码加 FEC 前向纠错机制（自带检错纠错能力，长线传输鲁棒性更强），并且不再使用连续码流，而是采用数据包的方式传输数据，并且会在建立连接之前进行链路训练（Link Training），即发送端发送测试码型，接收端评估每条 Lane 的信号质量之后，进而协商出链路传输速率，训练失败会降低传输速率或者回退至 TMDS 模式。

HDMI 2.1 版本的 FRL 每条 Lane 的传输速率有 3Gbps、6Gbps、8Gbps、10Gbps、12Gbps 五种档位，4 条 Lane 最高可以达到 \(4 * 12Gbps = 48Gbps\)，而 HDMI 2.2 每条 Lane 的传输速率上升到 24Gbps，总带宽高达 \(4 * 24Gbps = 96Gbps\)。

标准 HDMI 引脚定义

下面的表格展示了 19Pin 的标准 HDMI（即 HDMI Type‑A）的引脚定义（物理层在 TMDS 模式下作为 3 组差分数据 Lane 和 1 组差分时钟 Lane 使用，而在 FRL 模式下全部用作 4 组差分数据 Lane）：

引脚编号	引脚名称	信号方向	功能说明
1	TMDS Data2+ 或 FRL Data2+	输出	高速差分数据信号正极；
2	TMDS Data2 Shield	地	差分对屏蔽地；
3	TMDS Data2− 或 FRL Data2−	输出	高速差分数据信号负极；
4	TMDS Data1+ 或 FRL Data1+	输出	高速差分数据信号正极；
5	TMDS Data1 Shield	地	差分对屏蔽地；
6	TMDS Data1− 或 FRL Data1−	输出	高速差分数据信号负极；
7	TMDS Data0+ 或 FRL Data0+	输出	高速差分数据信号正极；
8	TMDS Data0 Shield	地	差分对屏蔽地；
9	TMDS Data0− 或 FRL Data0−	输出	高速差分数据信号负极；
10	TMDS Clock+ 或 FRL Lane3+	输出	TMDS 差分时钟正极，FRL 模式下作为高速差分数据信号正极；
11	TMDS Clock Shield	地	时钟差分屏蔽地
12	TMDS Clock− 或 FRL Lane3−	输出	TMDS 差分时钟负极，FRL 模式下作为高速差分数据信号负极；
13	CEC	双向	消费电子控制引脚（Consumer Electronics Control），属于低速双向控制总线，用于设备间的遥控联动；
14	HEAC Data−	双向	HDMI 以太网和音频回传通道（HDMI Ethernet and Audio Return Channel）负极，不使用时可以悬空；
15	DDC 的 SCL	双向	显示数据通道（DDC，Display Data Channel）的 I²C 时钟信号；
16	DDC 的 SDA	双向	显示数据通道（DDC，Display Data Channel）的 I²C 数据信号；
17	GND	地	DDC、CEC、HEAC 引脚的公共地；
18	+5V	电源	由发送端 Source 输出的 5V 电源，最大电流 50mA，用于为接收端 Sink 的 EDID 电路供电
19	HEAC Data+ 或 HPD	双向	HDMI 以太网和音频回传通道（HEAC，HDMI Ethernet and Audio Return Channel）正极，同时作为热插拔检测（HPD，Hot Plug Detect），接收端 Sink 插入之后拉高，通知发送端 Source 设备已经接入；

从 HDMI 1.0 到最新的 HDMI 2.2 版本接口，其引脚定义完全保持兼容，仅在协议层面进行了调整。HDMI 标准的 19Pin 双排连接器采用顶部 10Pin 底部 9Pin 非对称结构设计。

注意：显示数据通道（DDC，Display Data Channel）的 I²C 总线，可以读取接收端 Sink 的设备能力信息 EDID/E‑EDID，也可以通过读取 SCDC 双向动态寄存器组，实时动态反馈链路质量。

注意：扩展显示标识数据（EDID，Extended Display Identification Data）是显示设备通过 HDMI、DP、DVI 等数字接口向电视、机顶盒、电脑等信号源发送的一段标准化数据（主要包含 厂商与产品信息、分辨率与刷新率 等参数）。

HDMI 接口布线规范

PCB 布线参数	HDMI 2.0 布线要求	HDMI 2.1 布线要求
阻抗控制	差分 100Ω ±10%	差分 100Ω ±10%；
差分对内等长	< 6mil	< 6mil；
时钟与数据等长	< 480mil	< 480mil；
最大走线长度	< 152.4 mm	< 101.6 mm；
电容要求	无要求	串联交流耦合电容 220nF ±20%（建议使用 0201 封装）；
差分信号组间距	≥ 5 倍 HDMI 单根走线宽度	≥ 7 倍 HDMI 单根走线宽度；
差分信号对外间距	≥ 5 倍 HDMI 单根走线宽度	≥ 7 倍 HDMI 单根走线宽度；
允许过孔数量	不超过 2 个过孔	传输线路上不建议添加过孔；
ESD 器件要求	无要求	并联在 I/O 信号与地之间的 ESD 器件寄生电容必须 ≤ 0.2pF；

显示端口 DP

显示端口（DP，Display Port）是由‌视频电子标准协会（VESA，Video Electronics Standards Association）‌制定的数字音视频显示接口，该协会是全球显示领域最权威的行业标准化组织。

版本	发布时间	总原始带宽	有效数据带宽	核心音视频能力
DP 1.4	2016 年	32.4 Gbps	25.92 Gbps	无压缩 4K@144Hz，DSC 压缩后支持 8K@60Hz；
DP 2.1	2022 年	80 Gbps	77.37 Gbps	无压缩 4K@240Hz，DSC 压缩后支持 16K@60Hz；
DP 2.1a	2024 年	80 Gbps	77.37 Gbps	优化线缆规格，新增车载场景支持；
DP 2.1b	2025 年	80 Gbps	77.37 Gbps	延长高带宽传输距离，提升链路稳健性；

显示流压缩（DSC， ‌Display Stream Compression‌）是由 VESA 组织推出的视频信号无损压缩算法，在不同色深模式下可以提供 3:1、3.75:1、2:1 的压缩比，从而大幅降低显示带宽的占用。

注意：虽然 DP 接口标准完全开放，宣称不收取年费和整机单品授权金，但是如果要在产品上使用 DP 认证商标，则需要成为 VESA 组织会员，并且缴纳年费，同时产品必须移交给收费的第三方授权认证实验室进行相关测试。

物理层编码方式

DP 接口的主链路（ML，Main Link）传输的并非连续不断的像素比特流，而是将图像数据切分为数据包进行传输，而对于数据包的编码方式，根据不同的协议版本，主要存在如下两种：

1. DP 1.4 主链路的物理层使用了 8b/10b 编码，会在 8bit 有效数据位之外，再额外添加 2bit 的校验位，从而编码为 10bit 数据进行传输，编码效率只有 80%。
2. DP 2.0 和 DP 2.1 采用 128b/132b 编码，即 128bit 有效数据只增加 4bit 校验位，最终编码为 132bit 数据进行传输，编码效率高达 96.875%，带宽利用率得以大幅提升。

标准 DP 引脚定义

标准的 DP 接口拥有 20Pin 引脚，主要包含 4 组 ML 主链路高速差分 Lane（无独立差分时钟），并通过 AUX 差分辅助通道完成 EDID 读取、链路训练、设备状态交互。从 DP 1.1 版本到目前最新的 DP 2.1b 版本，标准 DP 接口的物理引脚定义完全保持兼容，仅在协议层面提升了传输速率：

引脚编号	引脚名称	信号方向	功能说明
1	ML_Lane0+	输出	主链路高速差分通道 0 的正极；
2	GND	地	信号参考接地
3	ML_Lane0-	输出	主链路高速差分通道 0 的负极；
4	ML_Lane1+	输出	主链路高速差分通道 1 的正极；
5	GND	地	信号参考接地
6	ML_Lane1-	输出	主链路高速差分通道 1 的负极；
7	ML_Lane2+	输出	主链路高速差分通道 2 的正极；
8	GND	地	信号参考接地
9	ML_Lane2-	输出	主链路高速差分通道 2 的负极；
10	ML_Lane3+	输出	主链路高速差分通道 3 的正极；
11	GND	地	信号参考接地
12	ML_Lane3-	输出	主链路高速差分通道 3 的负极；
13	CONFIG1	双向	配置引脚 1，用于检测线缆类型（可以接地或者悬空处理）；
14	CONFIG2	双向	配置引脚 2，用于检测线缆类型（可以接地或者悬空处理）；
15	AUX_CH+	双向	辅助通道低速差分控制通道正极；
16	GND	地	信号参考接地
17	AUX_CH-	双向	辅助通道低速差分控制通道负极；
18	HPD	输入	热插拔检测（Hot Plug Detect），接收端 Sink 插入之后上拉为高电平，用于通知发送端 Source 设备接入；
19	Power Return	地	DP_PWR 电源回流路径；
20	DP_PWR	电源	发送端 Source 输出的 3.3V 电源，最大提供 500mA 电流；

注意：DP 连接器采用了顶部 10Pin，底部 10Pin 的双排对称式设计。

主链路速率等级

VESA 组织定义的 DP 主链路速率等级由发送端与接收端协商得出，用于在链路传输质量允许的条件下，匹配相应的视频带宽需求，降低 SI 信号完整性和 EMI 电磁干扰压力，接下来的两个表格分别展示了 DP 1.x 和 DP 2.x 支持的主链路速率等级：

DP 1.x 主链路速率等级	每 1 条 Lane 速率	4 条 Lane 总速率	编码方式	DP 版本
RBR（Reduced Bit Rate）	1.62 Gbps	6.48 Gbps	8b/10b	DP 1.0
HBR（High Bit Rate）	2.70 Gbps	10.80 Gbps	8b/10b	DP 1.1
HBR 2（High Bit Rate 2）	5.40 Gbps	21.60 Gbps	8b/10b	DP 1.2
HBR 3（High Bit Rate 3）	8.10 Gbps	32.40 Gbps	8b/10b	DP 1.3/1.4

DP 2.x 主链路速率等级	每 1 条 Lane 速率	4 条 Lane 总速率	编码方式	DP 版本
UHBR 10（Ultra High Bit Rate 10）	10.0 Gbps	40.00 Gbps	128b/132b	DP 2.0/2.1
UHBR 13.5（Ultra High Bit Rate 13.5）	13.5 Gbps	54.00 Gbps	128b/132b	DP 2.0/2.1
UHBR 20（Ultra High Bit Rate 20）	20.0 Gbps	80.00 Gbps	128b/132b	DP 2.0/2.1

DP 接口布线规范

PCB 布线参数	DP 接口布线要求
阻抗控制	差分 100Ω，单端 50Ω；
差分对内等长	≤ 5mil；
差分信号组间等长	≤ 10mil；
最大走线长度	< 4000 mil 或 < 101.6 mm；
交流耦合电容	推荐使用 0402 封装的 100nF 串联电容，并且靠近 DP 连接器放置（保持 1.5mm 间隔距离）；
差分信号组间距	≥ 6 倍 DP 单根走线宽度；
差分信号对外间距	≥ 6 倍 DP 单根走线宽度；
允许过孔数量	不超过 2 个过孔；
ESD 器件要求	无要求；

嵌入式显示端口 eDP

嵌入式显示端口（eDP，Embedded DisplayPort）同样是由视频电子标准协会（VESA，Video Electronics Standards Association）组织制定的基于标准 显示端口（DP，Display Port）的嵌入式显示接口标准，主要应用于设备内部 GPU/SoC 与显示面板之间的视频信号传输，下面的表格展示了 eDP 接口的历史沿革：

eDP 版本	发布时间	物理层	4 Lane 总带宽	典型分辨率与刷新率
eDP 1.0	2008 年	8b/10b	6.48 Gbps	1080p@60Hz
eDP 1.1	2009 年	8b/10b	10.8 Gbps	1080p@120Hz、2K@60Hz
eDP 1.2	2010 年	8b/10b	21.6 Gbps	2K@120Hz、4K@30Hz
eDP 1.3	2011 年	8b/10b	21.6 Gbps	2K@144Hz、4K@30Hz
eDP 1.4	2015 年	8b/10b	32.4 Gbps	4K@60Hz、2K@240Hz
eDP 1.5	2021 年	8b/10b 或 UHBR 全新编码方式 128b/132b	54 Gbps（UHBR 速率模式）	4K@120Hz、8K@30Hz

eDP 接口的传输线路定义与标准的 DP 接口基本保持一致，这里不再使用表格进行赘述，相关的引脚功能定义请参考下面的列表：

1. 主链路（Main Link）：支持 1/2/4 对差分 Lane 信号（无专用的差分时钟线），采用 8b/10b 编码方式，支持链路训练和速率协商，且每一条 Lane 通道都可以选择 RBR（1.62 Gbps）、HBR（2.7 Gbps）、HBR2（5.4 Gbps）、HBR3（8.1 Gbps）、UHBR（13.5 Gbps）等固定速率模式；
2. 辅助通道（AUX Channel）：双向半双工低速通道（采用 AUX+/AUX− 差分传输，速率约 1Mbps 左右），用于读取 EDID、读取设备配置信息、链路训练、控制背光和亮度等；
3. 热插拔检测（HPD，Hot Plug Detect）：用于通知传输链路的连接、断开、异常等状态；

注意：eDP 采用 2 对和 4 对 Lane 传输通道是比较主流的方案，例如 1080P/60Hz 显示屏幕通常使用 2 对 Lane，而 1080P/120Hz/144Hz 或者 2.5K/4K 高刷高分辨率屏幕则普遍采用 4 Lane 组合。

移动行业处理器接口 MIPI

移动行业处理器接口（MIPI，Mobile Industry Processor Interface）是一套由 MIPI 联盟（MIPI Alliance）制定的分层协议标准，主要由 PHY 物理层 + CSI/DSI 上层协议层 构成，通常用于板内短距离通信。MIPI 联盟（MIPI Alliance）是一个非营利的会员制国际标准化组织，于 2003 年由 ARM、诺基亚、意法半导体、德州仪器在美国特拉华州创立。

物理层 A-PHY/C-PHY/D-PHY/M-PHY

MIPI 目前主要存在 A-PHY、C-PHY、D-PHY、M-PHY 四大物理层标准，其中 C-PHY/D-PHY 主要应用于板级短距离显示通信，而 M-PHY 主要应用在高速存储领域，A-PHY 则用于车载 15 米以内的长距离 SerDes 通信领域。

• A-PHY：采用 50 Ω 单端同轴线缆（1 根芯线 + 屏蔽层），或者 100 Ω 差分屏蔽双绞线（最长 10 米）进行传输，下行速率 Downlink 高达 32 Gbps，上行速率 Uplink 仅仅只有 1.6 Gbps
• D-PHY：由 1 对差分时钟 Lane，加上 1 ~ 4 对差分数据 Lane 组成，D-PHY v3.6 版本单通道传输速率可达 9 Gbps，是 MIPI 比较经典和常用的物理层标准；
• C-PHY：由 3 根信号线组成一个 Trio，采用三相编码，时钟信号嵌入在数据信号当中，实际使用时通常采用 1/2/3 个 Trio 三线组，C-PHY v3.0 版本单通道传输速率可达 17.8 Gbps；
• M-PHY：采用 TX/RX 两对差分信号进行传输（它们共同组成一条 Lane），通常采用 1/2/4 条 Lane 的通道组合，时钟信号被嵌入在数据信号当中；

MIPI 物理层标准	通信距离	时钟	线制	应用场景	典型上层协议
A-PHY	双绞线 ≤10m，同轴线 15m	嵌入时钟	双绞线/同轴线	车载摄像头、显示以及雷达	PAL/DSI-2
C-PHY	≤30cm	嵌入时钟	三线组 Trio	高分辨率显示、多路摄像头	CSI-2/DSI-2
D-PHY	≤30cm	独立时钟	差分 Lane	影像传感器、显示屏幕	CSI-2/DSI-2/DSI‑1
M-PHY	短通道 ≤20cm，长通道 ≤40cm	嵌入时钟	差分 Lane	UFS 存储、芯片高速互联	UFS

D-PHY 物理引脚定义

D-PHY 物理连接引脚主要由 1 对差分时钟 Lane 和最多 4 组差分数据 Lane 组成（可以分时复用 HS 高速差分和 LP 低功耗单端两种信号）。

高速模式（HS，High-Speed）：用于传递高速差分信号，典型低压摆幅 200mV，需要在接收端的 P 和 N 差分线之间并联 100Ω 差分终端匹配电阻； 低功耗模式（LP，Low-Power）：分线 P 和 N 分别转变为独立 0V ~ 1.2V 的 CMOS 单端信号，用于传输控制、握手、低功耗状态等信号；

信号名	说明
CLK_P / CLK_N	时钟差分 Lane；
D0_P / D0_N	Data Lane 0 差分对；
D1_P / D1_N	Data Lane 1 差分对；
D2_P / D2_N	Data Lane 2 差分对；
D3_P / D3_N	Data Lane 3 差分对；

配套的控制信号（不属于 D-PHY 高速差分，但模组必带）：

信号	作用
SDA / SCL	用于配置影像传感器或者显示器的相关寄存器；
RST_N	复位功能引脚；
EN	电源使能；
PWDN	掉电或待机控制输入引脚；
VDD、VDDIO、GND	电源相关引脚；

C-PHY 物理引脚定义

C-PHY 物理连接引脚最大由 3 个三线组 Trio 构成，每一组 Trio 由 3 根单端信号线组成：

信号名	说明
A0 / B0 / C0	三线组 Trio 0 差分对；
A1 / B1 / C1	三线组 Trio 1 差分对；
A2 / B2 / C2	三线组 Trio 2 差分对；

每一组 Trio 的 A、B、C 三根线共同表示一个符号，在每一个符号周期之内，三根线会分别被驱动到 H（高）、M（中）、L（低）​三种电平状态之一，任意时刻三根线上的电平状态互不相同（分别处于一高一中一低的状态），接收端通过三根线之间两两的差值 A-B、B-C、C-A 解析出 +X、-X、+Y、-Y、+Z、-Z 六种线态（Wire State），从而实现数据的编解码（同步携带时钟信息）。总而言之，每一组 Trio 的 A、B、C 并非传统意义上的 数据线、时钟线、控制线，而是同一个符号的三个相位载体。

注意：C-PHY 里的符号周期（UI，Unit Interval）是物理层最基本时间单位，而符号 Symbol 则是指从上一个符号周期的线态，到下一个符号周期线态的跳转动作。

协议层 CSI/DSI

虽然 MIPI 在物理层可以共用 C-PHY 或者 D-PHY，但是由于相机采集、屏幕显示采用的上层协议模型不同，所以 MIPI 在协议层被拆分为 摄像串行接口（CSI，Camera Serial Interface） 和 显示串行接口（DSI，Display Serial Interface）两个部分：

• 摄像串行接口（CSI，Camera Serial Interface）：用于图像输入，CSI-1 目前已经淘汰，MIPI 的 A/C/D/M-PHY 物理层都已经不再对其提供支持；
• 显示串行接口（DSI，Display Serial Interface）：用于显示输出，DSI-1 协议标准原生为 D-PHY 设计，是早年手机显示屏通信的主流协议；

由于功能和使用场景不同，CSI 和 DSI 两个协议层的数据流方向完全相反：

协议	发送端 TX	接收端 RX	数据方向
摄像串行接口 CSI	影像传感器	ISP 图像处理单元	采集输入 Sensor → SoC
显示串行接口 DSI	GPU 图形处理单元	显示面板	显示输出 SoC → Panel

注意：目前使用较为广泛的是 2025 年 12 月发布的 CSI-2 v4.2 版本以及 2024 年 7 月发布的 DSI-2 v2.2 版本。

平板显示链路 FPD-Link

FPD-Link（Flat Panel Display Link）接口技术最早由美国 国家半导体（NS，National Semiconductor）公司推出，后来美国 德州仪器（TI，Texas Instruments）公司于 2011 年收购了国家半导体，FPD-Link 后续工作继续由德州仪器公司进行维护。FPD-Link 采用私有的 SerDes 串行解串技术，最初应用于显示面板的 LVDS 接口，目前主要应用于车载显示领域，与 GMSL 接口并列为两大车载 SerDes 显示方案。

FPD-Link 的核心作用是将并行视频信号打包为高速串行信号，通过同轴线缆或者双绞线缆将视频和控制信号，传递给 10 米 ~ 15 米 之外的显示屏或者摄像头。FPD-Link 信号的收发两端分别是 串行（Serializer）和解串（Deserializer）芯片：

1. 串行芯片（Serializer）：用于将 HDMI、DP/eDP、MIPI、LVCMOS、LVDS 等差分并行信号转换为 FPD-Link 串行信号；
2. 解串芯片（Deserializer）：用于将 FPD-Link 串行信号还原为 HDMI、DP/eDP、MIPI、LVCMOS、LVDS 等并行差分信号；

版本	发布年份	物理层标准
FPD-Link I	1996 年	LVDS，独立差分时钟对
FPD-Link II	2006 年	LVDS，时钟信号嵌入到数据流
FPD-Link III	2010 年	CML，最大带宽 4.16 Gbps
FPD-Link IV	2022 年	CML，最大带宽 7.55 Gbps

低电压差分信号 LVDS

FPD-Link I 和 FPD-Link II 物理层采用的 低电压差分信号（LVDS，Low-Voltage Differential Signaling）是一种物理层电平标准，而非上层的通信协议，发送端通过 3.5 mA 的恒流源驱动差分线 LVDS+/-，接收端在差分线之间并联 100 Ω 的终端匹配电阻。当发送端输出的 3.5 mA 电流经过接收端的 100 Ω 电阻时，将会产生约 350 mV 的差分电压：

\[ U_{LVDS 差分电压} = 3.5mA \times 100Ω = 350mV \]

接收端基于两条差分线之间的压差来采集高低电平状态，整个过程无需参考地平面。且由于收发两端的电压较低，通过的电流较小，所以整体传输功耗远远低于普通单端信号。下面展示了 LVDS 电平信号发送端的电路示意图：

接下来，展示的是 LVDS 电平信号接收端的电路示意图：

注意：LVDS 相关的规范《ANSI/TIA/EIA‑644》目前主要由美国的 电信工业协会（TIA，Telecommunications Industry Association）牵头制定（分别于 1995 年发布初版，2001 年发布修订版），该规范当中 LVDS 的推荐最大传输速率为 655 Mbps，采用无损耗介质的理论极限速率为 1.923 Gbps。

电流模逻辑 CML

FPD-Link III 和 FPD-Link IV 物理层所采用的 电流模式逻辑（CML，Current-Mode Logic），在发送端内部有一个 16 mA 的恒流源，接收端在每条差分线上都外接 50 Ω 终端电阻到 \(V_{CC}\)，电流经过电阻之后，会在电阻两端产生约 400 mV 的单端摆幅以及 800 mV 的差分摆幅。通过控制电流在两个差分支路之间的方向切换，就能够产生出差分电平信号。下图展示的是 CML 电平信号发送端的内部电路示意图：

电流源始终保持恒定的驱动电流，发送端通过内部的 NMOS 差分对管，切换电流输出到差分线的正极或者负极，从而产生出摆幅极小的高速差分信号。下图展示的是 CML 电平信号在接收端的电路示意图：

注意：由于 NMOS 晶体管导通时，只能将输出向其源极的 GND 进行下拉，无法进行上拉，因而需要终端电阻来辅助其上拉至高电平。

千兆多媒体串行链路 GMSL

千兆多媒体串行链路（GMSL，Gigabit Multimedia Serial Link）最早由美信半导体（Maxim）公司推出（该公司已于 2021 年被 亚德诺半导体（ADI） 公司收购）。该接口可以采用同轴线（Coax）或者差分双绞线（STP）两种传输线缆（STP 插入损耗略大于 Coax），每一条传输线缆会同时承载如下三个功能：

• 前向通道（Forward）：高速视频信号传输；
• 反向通道（Reverse）：通过 I²C、SPI、UART、GPIO 等上层协议实现一些低速控制功能；
• 同轴电源（PoC，Power over Coax）：通过同轴线缆为远端设备进行供电；

版本	编码方式	前向速率	反向速率	特点
GMSL1	NRZ	3.125 Gbps	1Mbps	线束成熟，成本较低，已经逐步在淘汰；
GMSL2	NRZ	3 Gbps 或 6 Gbps	187.5 Mbps	生态最成熟、反向带宽大幅提升，支持 4K 分辨率，是目前量产选型主力；
GMSL3	PAM4	12 Gbps	187.5 Mbps	相同波特率下带宽翻倍，带有 FEC 纠错，支持 8K 分辨率，信号完整性要求严苛；

上述表格当中的 NRZ 和 PAM4 指的是信号的调制方式，这两种调制方式的波特率均为 6GBaud（波特率 Baud Rate 指单位时间内传输的符号 Symbol 数量）：

• 非归零码（NRZ，Non-Return-to-Zero）拥有 低电平 0、高电平 1 两种电平状态，每个符号表达占据 1 bit 位；
• 四阶脉冲幅度调制（PAM4，4-level Pulse Amplitude Modulation）拥有 最低电平 00、次低电平 01、次高电平 10、最高电平 11 四种电平状态，每个符号表达占据 2 bit 位；

注意：数字信号的调制就是将数字信号映射为信道上的模拟波形来进行传输的过程，即信号从 比特（bit）→ 符号（Symbol）→ 传输波形 的转换过程，主要包含 幅度、频率、相位 三个基本的调制要素。

VPECL/CML/VML/LVDS 差分电平

低压正射极耦合逻辑（LVPECL，Low-Voltage Positive Emitter-Coupled Logic）、电流模式逻辑（CML，​Current-Mode Logic）、低压差分信号（LVDS，Low-Voltage Differential Signaling）全部都属于电流驱动型接口电平标准，而电压模式逻辑（VML，​Voltage-Mode Logic）则属于电压驱动型差分电平标准，它们之间电平标准的差异可以参考下面表格：

差分电流型高速串行接口电平标准	LVPECL 电平	CML 电平	VML 电平	LVDS 接口
VOH（单端高电平）	2.4 V	1.9 V	1.65 V	1.4 V
VOL（单端低电平）	1.6 V	1.1 V	0.85 V	1 V
单端电压摆幅	800 mV	800 mV	800 mV	400 mV
共模电压 \(V_{cm}\)	2 V	1.5 V	1.25 V	1.2 V

上述表格当中的电平标准，不同厂商在芯片参数上会有所差异，具体以官方数据手册为准。列出表格只是为了帮助大家建立起上述差分电平标准的形象概念，当然最为直观的依然是下面这样的波形视觉化呈现：

注意：平板显示链路（FPD-Link）就使用到了 CML 和 LVDS 两种电平标准。

显示接口基础带宽估算公式

显示接口带宽估算公式用于在硬件设计前期量化通信链路的负载带宽（接口链路在单位时间内所能传输的有效数据总量，通常以 Gbps 作为单位），从而指导接口选型、硬件资源规划、系统可行性验证等工作：

\[ 基础带宽 f_{pixel} \simeq 水平分辨率 \times 垂直分辨率 \times 刷新率 \times 色深位数 \times 开销系数 \]

下面表格当中的开销系数是将编码开销与消隐期合并之后得到的数据，大家可以酌情进行使用：

• 消隐期开销（Timing Blanking）：没有画面像素的空白时间，即视频时序本身带来的额外像素时钟周期。换而言之，消隐期仍然会传递像素时钟信号，但是这段时间不会传输画面像素信号，而是用来传递同步信号或者辅助信号包；
• 编码开销（Line Coding）：串行接口为了直流平衡以及时钟恢复，会将原始像素比特信号重新进行编码，从而导致信号比特数量增加而带来的额外开销；

接口类型	开销系数范围	常用取值
HDMI 1.4 物理编码 TMDS	1.25 ~ 1.35	1.3
HDMI 2.0 物理编码 TMDS	1.25 ~ 1.30	1.3
HDMI 2.1 物理编码 TMDS	1.25 ~ 1.30	1.3
HDMI 2.1 物理编码 FRL	1.05 ~ 1.15	1.1
DP 1.2 速率等级 HBR2	1.2 ~ 1.3	1.25
DP 1.4 速率等级 HBR3	1.20 ~ 1.30	1.25
DP 2.0 速率等级 UHBR	1.05 ~ 1.15	1.1
eDP 1.3 ~ 1.4b	1.05 ~ 1.20	1.1
MIPI DSI	1.1 ~ 1.25	1.2

注意：串行差分高速信号当中，长时间传递连续的 1 或者 0，都会导致差分信号的平均电平（也称为共模电平，即两条差分对线的平均直流电平 \(V_{CM} = \frac{V_P + V_N}{2}\)）发生漂移。直流平衡就是通过编码，保证数据流当中里 1 和 0 的总数量大致相等，把平均电平维持在 0 附近。