显示接口 HDMI/DP/MIPI 与 FPD-Link/GMSL 设计概要

IBM 推出于 1987 年推出的视频图形阵列（VGA，Video Graphics Array）视频接口，使用 D-Sub‌ 物理连接器，采用模拟 RGBHV 信号（红绿蓝三原色模拟信号 + 水平垂直同步信号）进行传输，且只能传输视频信号（无音频通道）。后续由数字显示工作组（DDWG，Digital Display Working Group）于 1999 年推出的数字视频接口（Digital Visual Interface），开始采用纯数字的 TMDS 最小化传输差分信号技术，避免了数模转换带来的画质损耗。

时至今日，视频接口技术呈现百花齐放的趋势，消费费类电子领域 VGA 和 DVI 两种接口形式已经逐步淘汰，取而代之的是带宽更大且兼顾音视频同步的 HDMI 和 DP 接口技术。而 MIPI 则扎根于手机和嵌入式设备，以较低的功耗和更少的引脚资源占用，完成设备内部短距离的高速视频信号传输。车载场景的 FPD-Link 与 GMSL，则通过内部集成的 SerDes 单元，基于 50Ω 同轴电缆和 100Ω 双绞线，实现了车规级视频信号的长距离稳定传输。本文立足于 HDMI/DP/MIPI 和 FPD-Link/GMSL 等当前应用比较广泛的显示接口技术，从 发展历史、信号定义、物理层协议、PCB 布线约束 四个维度分门别类的进行讨论。

高清多媒体接口 HDMI

高清多媒体接口（HDMI，High-Definition Multimedia Interface） 是一款常用于消费类电子场景的音视频传输接口，能够让 视频信号、音频信号、辅助信号 在一条线缆上进行传输。

HDMI 版本	发布时间	物理层	总带宽	典型分辨率与刷新率
HDMI 1.0	2002 年	TMDS	4.95 Gbps	1080p@60Hz
HDMI 1.4	2009 年	TMDS	10.2 Gbps	4K@30Hz
HDMI 2.0	2013 年	TMDS	18 Gbps	4K@60Hz
HDMI 2.1	2017 年	FRL/TMDS	48 Gbps（FRL）	8K@60Hz、4K@120Hz
HDMI 2.2	2025 年	FRL/TMDS	96 Gbps	16K@60Hz、8K@120Hz、4K@240Hz

注意：上面表格当中的 TMDS 和 FRL 都是 HDMI 的物理层串行编码协议，用于将并行的音视频信号转换为串行差分信号，从而在发送端 Source 和接收端 Sink 之间进行传输。

2002 年 4 月由 日立、松下、飞利浦、索尼、汤姆逊、东芝 等七家消费电子巨头‌联合组建 HDMI 组织，并且制定出了 HDMI 1.0 初代标准。后续的 HDMI 标准由 2011 年成立的‌非盈利行业协会 HDMI 论坛（HDMI Forum）‌制定和维护，该组织目前已经拥有超过 90 家成员企业。HDMI 技术的全球授权、商标管理和合规认证工作，则是由独立的商业化授权管理机构 HDMI LA（HDMI Licensing Administrator）负责，从而保障不同品牌设备之间的兼容性。

对外销售带有 HDMI 接口的产品，并且使用了 HDMI 商标和规范，就必须成为 HDMI LA 机构的采纳者（Adopter），并且缴纳年费和整机单品权利金。年产量大于 1 万台固定年费 1 万美元，年产量小于 1 万台固定年费 5 千美元；每一台产品的单品授权金 不使用 HDMI 商标的情况下为 0.15 美元一台，使用 HDMI 商标则为 0.05 美元一台。

注意：视频传输协议通常会将信号的 接收端 称为 Sink，发送端 称为 Source。

物理层编码 TMDS

最小化传输差分信号（TMDS，Transition-Minimized Differential Signaling）由 3 对差分数据 Lane 和 1 对独立差分时钟 Lane 组成（总共 4 组高速差分信号对），发送端的时钟是一组单独的差分信号，接收端直接采用这个外部时钟信号来采样数据，时钟信号的频率就等于像素点的采样频率。

TMDS 采用的是类 8b/10b 编码（即输入 8bit 信号，输出 10bit 信号），8bit 的原始像素信号，先通过链式异或 XOR、同或 XNOR 来减少电平跳变，再利用全局偏差 Disparity 控制码元翻转，从而实现直流平衡，并在消隐期采用专用的固定码字，最终转换输出为 10bit 的串行信号，这种编码方式的上限传输频率只能达到 HDMI 2.0 版本的 18Gbps。

物理层编码 FRL

固定速率链路（FRL，Fixed Rate Link）将 TMDS 的差分时钟 Lane 复用为了差分数据 Lane（也就是拥有了 4 组差分数据 Lane），发送端时钟信号被嵌入在串行数据流里，接收端再从数据流里采样出时钟信号。

FRL 采用 16b/18b 编码加 FEC 前向纠错机制（自带检错纠错能力，长线传输鲁棒性更强），并且不再使用连续码流，而是采用数据包的方式传输数据，并且会在建立连接之前进行链路训练（Link Training），即发送端发送测试码型，接收端评估每条 Lane 的信号质量之后，进而协商出链路传输速率，训练失败会降低传输速率或者回退至 TMDS 模式。

HDMI 2.1 版本的 FRL 每条 Lane 的传输速率有 3Gbps、6Gbps、8Gbps、10Gbps、12Gbps 五种档位，4 条 Lane 最高可以达到 \(4 * 12Gbps = 48Gbps\)，而 HDMI 2.2 每条 Lane 的传输速率上升到 24Gbps，总带宽高达 \(4 * 24Gbps = 96Gbps\)。

标准 HDMI 引脚定义

下面的表格展示了 19Pin 的标准 HDMI（即 HDMI Type‑A）的引脚定义（物理层在 TMDS 模式下作为 3 组差分数据 Lane 和 1 组差分时钟 Lane 使用，而在 FRL 模式下全部用作 4 组差分数据 Lane）：

引脚编号	引脚名称	信号方向	功能说明
1	TMDS Data2+ 或 FRL Data2+	输出	高速差分数据信号正极；
2	TMDS Data2 Shield	地	差分对屏蔽地；
3	TMDS Data2− 或 FRL Data2−	输出	高速差分数据信号负极；
4	TMDS Data1+ 或 FRL Data1+	输出	高速差分数据信号正极；
5	TMDS Data1 Shield	地	差分对屏蔽地；
6	TMDS Data1− 或 FRL Data1−	输出	高速差分数据信号负极；
7	TMDS Data0+ 或 FRL Data0+	输出	高速差分数据信号正极；
8	TMDS Data0 Shield	地	差分对屏蔽地；
9	TMDS Data0− 或 FRL Data0−	输出	高速差分数据信号负极；
10	TMDS Clock+ 或 FRL Lane3+	输出	TMDS 差分时钟正极，FRL 模式下作为高速差分数据信号正极；
11	TMDS Clock Shield	地	时钟差分屏蔽地
12	TMDS Clock− 或 FRL Lane3−	输出	TMDS 差分时钟负极，FRL 模式下作为高速差分数据信号负极；
13	CEC	双向	消费电子控制引脚（Consumer Electronics Control），属于低速双向控制总线，用于设备间的遥控联动；
14	HEAC Data−	双向	HDMI 以太网和音频回传通道（HDMI Ethernet and Audio Return Channel）负极，不使用时可以悬空；
15	DDC 的 SCL	双向	显示数据通道（DDC，Display Data Channel）的 I²C 时钟信号；
16	DDC 的 SDA	双向	显示数据通道（DDC，Display Data Channel）的 I²C 数据信号；
17	GND	地	DDC、CEC、HEAC 引脚的公共地；
18	+5V	电源	由发送端 Source 输出的 5V 电源，最大电流 50mA，用于为接收端 Sink 的 EDID 电路供电
19	HEAC Data+ 或 HPD	双向	HDMI 以太网和音频回传通道（HEAC，HDMI Ethernet and Audio Return Channel）正极，同时作为热插拔检测（HPD，Hot Plug Detect），接收端 Sink 插入之后拉高，通知发送端 Source 设备已经接入；

从 HDMI 1.0 到最新的 HDMI 2.2 版本接口，其引脚定义完全保持兼容，仅在协议层面进行了调整。HDMI 标准的 19Pin 双排连接器采用顶部 10Pin 底部 9Pin 非对称结构设计。

注意：显示数据通道（DDC，Display Data Channel）的 I²C 总线，可以读取接收端 Sink 的设备能力信息 EDID/E‑EDID，也可以通过读取 SCDC 双向动态寄存器组，实时动态反馈链路质量。

注意：扩展显示标识数据（EDID，Extended Display Identification Data）是显示设备通过 HDMI、DP、DVI 等数字接口向电视、机顶盒、电脑等信号源发送的一段标准化数据（主要包含 厂商与产品信息、分辨率与刷新率 等参数）。

HDMI 接口布线规范

PCB 布线参数	HDMI 2.0 布线要求	HDMI 2.1 布线要求
阻抗控制	差分 100Ω ±10%	差分 100Ω ±10%；
差分对内等长	< 6mil	< 6mil；
时钟与数据等长	< 480mil	< 480mil；
最大走线长度	< 152.4 mm	< 101.6 mm；
电容要求	无要求	串联交流耦合电容 220nF ±20%（建议使用 0201 封装）；
差分信号组间距	≥ 5 倍 HDMI 单根走线宽度	≥ 7 倍 HDMI 单根走线宽度；
差分信号对外间距	≥ 5 倍 HDMI 单根走线宽度	≥ 7 倍 HDMI 单根走线宽度；
允许过孔数量	不超过 2 个过孔	传输线路上不建议添加过孔；
ESD 器件要求	无要求	并联在 I/O 信号与地之间的 ESD 器件寄生电容必须 ≤ 0.2pF；

显示端口 DP

显示端口（Display Port）是由‌视频电子标准协会（VESA，Video Electronics Standards Association）‌制定的数字音视频显示接口，该协会是全球显示领域最权威的行业标准化组织。

版本	发布时间	总原始带宽	有效数据带宽	核心音视频能力
DP 1.4	2016 年	32.4 Gbps	25.92 Gbps	无压缩 4K@144Hz，DSC 压缩后支持 8K@60Hz；
DP 2.1	2022 年	80 Gbps	77.37 Gbps	无压缩 4K@240Hz，DSC 压缩后支持 16K@60Hz；
DP 2.1a	2024 年	80 Gbps	77.37 Gbps	优化线缆规格，新增车载场景支持；
DP 2.1b	2025 年	80 Gbps	77.37 Gbps	延长高带宽传输距离，提升链路稳健性；

显示流压缩（DSC， ‌Display Stream Compression‌）是由 VESA 组织推出的视频信号无损压缩算法，在不同色深模式下可以提供 3:1、3.75:1、2:1 的压缩比，从而大幅降低显示带宽的占用。

注意：虽然 DP 接口标准完全开放，宣称不收取年费和整机单品授权金，但是如果要在产品上使用 DP 认证商标，则需要成为 VESA 组织会员，并且缴纳年费，同时产品必须移交给收费的第三方授权认证实验室进行相关测试。

物理层编码方式

DP 接口的主链路（ML，Main Link）传输的并非连续不断的像素比特流，而是将图像数据切分为数据包进行传输，而对于数据包的编码方式，根据不同的协议版本，主要存在如下两种：

1. DP 1.4 主链路的物理层使用了 8b/10b 编码，会在 8bit 有效数据位之外，再额外添加 2bit 的校验位，从而编码为 10bit 数据进行传输，编码效率只有 80%。
2. DP 2.0 和 DP 2.1 采用 128b/132b 编码，即 128bit 有效数据只增加 4bit 校验位，最终编码为 132bit 数据进行传输，编码效率高达 96.875%，带宽利用率得以大幅提升。

标准 DP 引脚定义

标准的 DP 接口拥有 20Pin 引脚，主要包含 4 组 ML 主链路高速差分 Lane（无独立差分时钟），并通过 AUX 差分辅助通道完成 EDID 读取、链路训练、设备状态交互。从 DP 1.1 版本到目前最新的 DP 2.1b 版本，标准 DP 接口的物理引脚定义完全保持兼容，仅在协议层面提升了传输速率：

引脚编号	引脚名称	信号方向	功能说明
1	ML_Lane0+	输出	主链路高速差分通道 0 的正极；
2	GND	地	信号参考接地
3	ML_Lane0-	输出	主链路高速差分通道 0 的负极；
4	ML_Lane1+	输出	主链路高速差分通道 1 的正极；
5	GND	地	信号参考接地
6	ML_Lane1-	输出	主链路高速差分通道 1 的负极；
7	ML_Lane2+	输出	主链路高速差分通道 2 的正极；
8	GND	地	信号参考接地
9	ML_Lane2-	输出	主链路高速差分通道 2 的负极；
10	ML_Lane3+	输出	主链路高速差分通道 3 的正极；
11	GND	地	信号参考接地
12	ML_Lane3-	输出	主链路高速差分通道 3 的负极；
13	CONFIG1	双向	配置引脚 1，用于检测线缆类型（可以接地或者悬空处理）；
14	CONFIG2	双向	配置引脚 2，用于检测线缆类型（可以接地或者悬空处理）；
15	AUX_CH+	双向	辅助通道低速差分控制通道正极；
16	GND	地	信号参考接地
17	AUX_CH-	双向	辅助通道低速差分控制通道负极；
18	HPD	输入	热插拔检测（Hot Plug Detect），接收端 Sink 插入之后上拉为高电平，用于通知发送端 Source 设备接入；
19	Power Return	地	DP_PWR 电源回流路径；
20	DP_PWR	电源	发送端 Source 输出的 3.3V 电源，最大提供 500mA 电流；

注意：DP 连接器采用了顶部 10Pin，底部 10Pin 的双排对称式设计。

主链路速率等级

VESA 组织定义的 DP 主链路速率等级由发送端与接收端协商得出，用于在链路传输质量允许的条件下，匹配相应的视频带宽需求，降低 SI 信号完整性和 EMI 电磁干扰压力，接下来的两个表格分别展示了 DP 1.x 和 DP 2.x 支持的主链路速率等级：

DP 1.x 主链路速率等级	每 1 条 Lane 速率	4 条 Lane 总速率	编码方式	DP 版本
RBR（Reduced Bit Rate）	1.62 Gbps	6.48 Gbps	8b/10b	DP 1.0
HBR（High Bit Rate）	2.70 Gbps	10.80 Gbps	8b/10b	DP 1.1
HBR 2（High Bit Rate 2）	5.40 Gbps	21.60 Gbps	8b/10b	DP 1.2
HBR 3（High Bit Rate 3）	8.10 Gbps	32.40 Gbps	8b/10b	DP 1.3/1.4

DP 2.x 主链路速率等级	每 1 条 Lane 速率	4 条 Lane 总速率	编码方式	DP 版本
UHBR 10（Ultra High Bit Rate 10）	10.0 Gbps	40.00 Gbps	128b/132b	DP 2.0/2.1
UHBR 13.5（Ultra High Bit Rate 13.5）	13.5 Gbps	54.00 Gbps	128b/132b	DP 2.0/2.1
UHBR 20（Ultra High Bit Rate 20）	20.0 Gbps	80.00 Gbps	128b/132b	DP 2.0/2.1

DP 接口布线规范

PCB 布线参数	DP 接口布线要求
阻抗控制	差分 100Ω，单端 50Ω；
差分对内等长	≤ 5mil；
差分信号组间等长	≤ 10mil；
最大走线长度	< 4000 mil 或 < 101.6 mm；
交流耦合电容	推荐使用 0402 封装的 100nF 串联电容，并且靠近 DP 连接器放置（保持 1.5mm 间隔距离）；
差分信号组间距	≥ 6 倍 DP 单根走线宽度；
差分信号对外间距	≥ 6 倍 DP 单根走线宽度；
允许过孔数量	不超过 2 个过孔；
ESD 器件要求	无要求；

移动行业处理器接口 MIPI

D-PHY、C-PHY、M-PHY、A-PHY

平板显示链路 FPD-Link

FPD-Link 接口技术最早由美国 国家半导体（NS，National Semiconductor）公司推出，后来美国 德州仪器（TI，Texas Instruments）公司于 2011 年收购了国家半导体，FPD-Link 后续工作继续由德州仪器公司进行维护。FPD-Link 采用私有的 SerDes 串行解串技术，最初应用于显示面板的 LVDS 接口，目前主要应用于车载显示领域，与 GMSL 接口并列为两大车载 SerDes 显示方案。

FPD-Link 的核心作用是将并行视频信号打包为高速串行信号，通过同轴线缆或者双绞线缆将视频和控制信号，传递给 10米 ~ 15米 之外的显示屏或者摄像头。FPD-Link 信号的收发两端分别是 串行（Serializer）和解串（Deserializer）芯片：

1. 串行芯片（Serializer）：用于将 HDMI、DP/eDP、MIPI、LVCMOS、LVDS 等差分并行信号转换为 FPD-Link 串行信号；
2. 解串芯片（Deserializer）：用于将 FPD-Link 串行信号还原为 HDMI、DP/eDP、MIPI、LVCMOS、LVDS 等并行差分信号；

版本	发布年份	物理层标准
FPD-Link I	1996 年	LVDS，独立差分时钟对
FPD-Link II	2006 年	LVDS，时钟信号嵌入到数据流
FPD-Link III	2010 年	CML，最大带宽 4.16 Gbps
FPD-Link IV	2022 年	CML，最大带宽 7.55 Gbps

低电压差分信号 LVDS

FPD-Link I 和 FPD-Link II 物理层采用的 低电压差分信号（LVDS，Low-Voltage Differential Signaling）是一种物理层电平标准，而非上层的通信协议，发送端通过 3.5 mA 的恒流源驱动差分线 LVDS+/-，接收端在差分线之间并联 100 Ω 的终端匹配电阻。当发送端输出的 3.5 mA 电流经过接收端的 100 Ω 电阻时，将会产生约 350 mV 的差分电压：

\[ U_{LVDS 差分电压} = 3.5mA \times 100Ω = 350mV \]

接收端基于两条差分线之间的压差来采集高低电平状态，整个过程无需参考地平面。且由于收发两端的电压较低，通过的电流较小，所以整体传输功耗远远低于普通单端信号。

注意：LVDS 相关的规范《ANSI/TIA/EIA‑644》目前主要由美国的 电信工业协会（TIA，Telecommunications Industry Association）牵头制定（分别于 1995 年发布初版，2001 年发布修订版），该规范当中 LVDS 的推荐最大传输速率为 655 Mbps，采用无损耗介质的理论极限速率为 1.923 Gbps。

电流模逻辑 CML

FPD-Link III 和 FPD-Link IV 物理层所采用的 电流模式逻辑（CML，Current-Mode Logic），在发送端内部有一个 16 mA 的恒流源，接收端在每条差分线上都外接 50 Ω 终端电阻到 \(V_{CC}\)，电流经过电阻之后，会在电阻两端产生约 400 mV 的单端摆幅以及 800 mV 的差分摆幅。通过控制电流在两个差分支路之间的切换，就能够输出差分电平信号，全程避免晶体管进入完全饱和/截止状态，消除电荷存储带来的开关延迟。

电路始终保持恒定的驱动电流，发送端通过内部的差分对晶体管，切换电流输出到差分线的正极或者负极，从而产生摆幅极小的差分信号（典型摆幅仅几百毫伏），大幅降低信号跳变时间，支持数十Gbps级别的超高速数据传输。

输出端的电流会在电阻上产生电压差，通过切换差分对的电流导通方向，

千兆多媒体串行链路 GMSL

视频像素时钟估算公式